一、實驗目的
1. 掌握組合邏輯電路的基本概念與設計方法。
2. 熟悉使用硬件描述語言（HDL，如Verilog或VHDL）進行數字電路建模。
3. 學習集成電路設計流程中組合邏輯模塊的設計、仿真與驗證。
4. 理解邏輯綜合的基本原理及其在將行為級描述映射到標準單元庫過程中的作用。

二、實驗原理
組合邏輯電路是數字電路的基礎，其特點是任一時刻的輸出僅取決于該時刻的輸入，與電路的歷史狀態無關。電路無記憶功能。本次實驗以設計一個4位二進制加法器為核心。

1. 全加器原理：一個全加器處理兩個1位二進制數A、B及一個來自低位的進位Cin，輸出一個和S及一個向高位的進位Cout。其布爾表達式為：
S = A ⊕ B ⊕ Cin
Cout = (A & B) | (A & Cin) | (B & Cin)

1. 4位加法器構成：通過四個全加器級聯，將低位全加器的Cout連接到高位全加器的Cin，即可構成一個4位行波進位加法器。
2. 集成電路設計流程：包括設計輸入（HDL編碼）、功能仿真、邏輯綜合（將RTL代碼映射為目標工藝庫的門級網表）、時序仿真與驗證等步驟。

三、實驗內容與步驟
1. 設計輸入：使用Verilog HDL編寫一個4位行波進位加法器模塊。代碼包括全加器子模塊和頂層加法器模塊，實現輸入兩個4位二進制數a、b及進位輸入cin，輸出4位和sum及進位輸出cout。
2. 功能仿真：編寫測試平臺（Testbench），對加法器模塊施加激勵信號，驗證其邏輯功能的正確性。例如，測試幾組典型輸入（如全0、全1、隨機數、邊界值）并核對輸出結果。
3. 邏輯綜合（可選，根據實驗環境）：使用邏輯綜合工具（如Design Compiler），將RTL級Verilog代碼映射到特定的標準單元庫（如SMIC 0.18μm工藝庫），生成門級網表。設置時序、面積等約束條件。
4. 后仿真與驗證：對綜合后生成的門級網表進行時序仿真，考慮實際的門延遲和線延遲，驗證電路在時序要求下功能是否依然正確。

四、實驗結果與分析
1. 功能仿真波形：展示了多組輸入向量（如 a=4‘b0011, b=4’b0101, cin=1’b0）對應的輸出（sum=4‘b1000, cout=1’b0）。波形清晰顯示，輸出隨輸入變化，且符合二進制加法運算規則，初步驗證了RTL代碼的正確性。
2. 邏輯綜合報告（如進行）：綜合后得到關鍵指標。例如，在典型工作條件下（1.8V, 25°C），電路關鍵路徑延遲為2.1ns，滿足預設時鐘周期（如10ns）要求；總功耗估算為15μW；門級網表使用的標準單元總數為約25個等效門。報告表明設計在速度、面積和功耗上均達到預期。
3. 結果分析：設計的4位加法器功能正確。行波進位結構簡單，但進位鏈較長，限制了最高工作頻率。若需高性能，可考慮采用超前進位等優化結構。通過本次實驗，完整實踐了從行為描述到門級實現的IC設計前端流程。

五、思考題
1. 比較行為級描述、RTL描述和門級網表在抽象層次和設計關注點上的區別。
答：行為級描述關注算法和功能，不涉及具體硬件結構；RTL描述明確寄存器間的數據流與操作，是綜合的基礎；門級網表是具體邏輯門及其連接的物理實現描述，與工藝相關。抽象層次依次降低，設計焦點從功能向時序、面積、功耗轉移。

2. 邏輯綜合過程中，約束條件（如時鐘頻率、輸入輸出延遲）對最終電路有何影響？
答：約束條件直接指導綜合工具的優化方向。更緊的時序約束（更高頻率）可能導致工具插入更多緩沖器或使用驅動能力更強的單元以減小延遲，但可能增加面積和功耗；反之，寬松的約束利于面積優化。合理的約束是平衡性能、面積和功耗的關鍵。

六、實驗
本次實驗成功設計并驗證了一個4位二進制加法器。通過編寫Verilog代碼、功能仿真及邏輯綜合，加深了對組合邏輯電路設計原理和集成電路前端設計流程的理解。掌握了使用現代EDA工具進行設計、仿真和綜合的基本技能。實驗中認識到，在IC設計中，除了功能正確性，必須綜合考慮時序、面積和功耗等多方面約束，為后續學習更復雜的時序電路和系統級設計奠定了基礎。